시스템 구조 탐색을 위한 계층적 Floorplanning에 관한 연구
페이지 정보
작성일 23-01-15 23:50
본문
Download : 시스템 구조 탐색을 위한 계층적 Floorplanning에 관한 연구.hwp
시스템구조탐색을위한 , 시스템 구조 탐색을 위한 계층적 Floorplanning에 관한 연구공학기술레포트 ,
다.
마지막으로 물리적 설계 (physical synthesis) 과정에서는 집적회로의 크기와 형태를 선택하고 각 기능 블록 및 셀들의 대략적인 위치를 결정하는 floorplannin…(drop)
시스템 구조 탐색을 위한 계층적 Floorplanning에 관한 연구에 대한 reference(자료)입니다.
시스템구조탐색을위한
레포트/공학기술
순서
시스템 구조 탐색을 위한 계층적 Floorplanning에 관한 연구
요 약 1
제1장 서 론 3
1.1. 연구 배경 3
1.2. 기존 연구 방법들의 分析(분석) 6
1.3. 기본 관념 및 논문의 범위 9
1.4. 논문의 구성 16
제2장 계층적 영역 정제 알고리듬 17
2.1. 개요 17
2.2. 계층적 배치 방법 19
2.3. 영역 정제 (region refinement) 알고리듬 25
2.4. 영역 정제 알고리듬의 이론(理論)적 해석 32
제3장 배선 및 지연시간을 고려한 Floorplanning 39
3.1. 배선을 고려한 계층적 Floorplanning 39
3.2. 배선 전용 영역의 모델 41
3.3. 배선 전용 영역의 추정 및 할당 43
3.4. 지연시간을 고려한 Floorplanning 48
3.5. 지연시간을 고려한 배치의 비용함수 49
3.6. 네트 가중치의 조정 51
제4장 IP 재사용을 위한 Floorplanning 53
4.1. IP의 분류 55
4.2. 소프트 IP의 면적 및 성능 추정 55
4.3. IP를 고려한 Floorplanning 65
제5장 實驗(실험) 결과 68
5.1. 계층적 영역 정제 알고리듬 69
5.2. 배선을 고려한 Floorplanning 73
5.3. 지연시간을 고려한 Floorplanning 84
제6장 결 론 86
참고 문헌 88
ABSTRACT 94
제1장 서 론
1.1. 연구 배경
최근 집적회로 시스템이 대규모 고성능화되고, 시장성을 위하여 빠른 설계 시간을 요구함에 따라, 상위 단계에서의 설계 및 합성과 IP (Intellectual Property)의 사용이 많아지고 있따 상위 단계에서의 설계 및 합성을 이용한 집적회로 설계의 주요 과정은 그림 1-1과 같다.
Download : 시스템 구조 탐색을 위한 계층적 Floorplanning에 관한 연구.hwp( 62 )
,공학기술,레포트
설명
시스템 구조 탐색을 위한 계층적 Floorplanning에 관한 연구에 대한 자료입니다. 데이터 패스 (data path) 부분에서는 다양한 블록의 재합성 (resynthesis), 레지스터 재할당 (register relocation), 리타이밍 (retiming) 등의 과정으로 설계를 최적화한다. 이 결과는 필요에 따라서 로직 레벨 설계 합성 및 최적화로 설계를 보다 최적화하기도 한다.
행위 단계 합성 (behavioral level synthesis) 는 VHDL (VHSIC Hardware Description Language)이나 Verilog HDL과 같은 상위 레벨 언어로 기술하여 설계하고 이를 합성하는 과정으로, 여기에는 자원 할당 (resource allocation), 스케쥴링 (scheduling) 등의 과정이 포함된다[1].
레지스터 전달 레벨 합성 (register-transfer level synthesis)은 크게 두 부분으로 나누어진다. 이들 설계 과定義(정이) 각 단계에서는 각각 시뮬레이션 (simulation)이나 테스트 (test) 등을 거쳐서 각 단계에서의 설계가 주어진 설계 사양을 만족하는지 검증하는 과정이 포함된다된다. 컨트롤 패스 (control path) 합성에서는 유한 상태 기계 (finite state machine; FSM) 등으로의 설계를 위하여 컨트롤러 구조를 선택하고, 상태 할당 (state assignment), 입출력 인코딩 (input/output encoding) 등의 과정을 거쳐서 합성한다.
